（RE-01487）入射同期トリガ信号発生機器の購入【掲載期間：2026年3月4日～2026年3月24日】

（RE-01487）入射同期トリガ信号発生機器の購入【掲載期間：2026年3月4日～2026年3月24日】 公告期間： ～ ( )に付します。 1．競争入札に付する事項仕様書のとおり２．入札書等の提出場所等入札説明書等の交付場所及び入札書等の提出場所並びに問い合わせ先(ダイヤルイン)nyuusatsu_qst@qst.go.jp入札説明書等の交付方法上記２．(1)に記載の交付場所または電子メールにより交付する。 ただし、交付は土曜,日曜,祝日及び年末年始(12月29日～1月3日)を除く平日に行う。 電子メールでの交付希望の場合は、「 公告日,入札件名,当機構担当者名,貴社名,住所,担当者所属,氏名,電話,FAX,E-Mail 」を記載し、上記２．(1)のｱﾄﾞﾚｽに送信。 交付の受付期限は の17:00までとする。 入札説明会の日時及び場所入札関係書類及び 技術審査資料 の提出期限開札の日時及び場所財務部 契約課 新関 輝之令和 8 年 4 月 7 日 (火) 14時00分本部(千葉地区) 入札事務室(4)令和8年 3月 25日 (水) 17時00分(5)(3)実 施 し な いE-mail：(2)令和8年 3月 24日 (火)〒263-8555 千葉県千葉市稲毛区穴川４丁目９番１号ＴＥＬ 043-206-3015 ＦＡＸ 043-251-7979(4)履行場所 仕様書のとおり(1)(2)内 容(3)履行期限 令和9年2月26日令和 8 年 3 月 4 日国立研究開発法人量子科学技術研究開発機構財 務 部 長 大小原 努記(1)件 名 入射同期トリガ信号発生機器の購入R8.3.4 R8.3.24 購入入 札 公 告下記のとおり 一般競争入札３．競争に参加する者に必要な資格当機構から指名停止措置を受けている期間中の者でないこと。 全省庁統一競争入札参加資格を有する者であること。 当機構が別に指定する誓約書に暴力団等に該当しない旨の誓約をできること。 ４．入札保証金及び契約保証金 免除５．入札の無効入札参加に必要な資格のない者のした入札入札の条件に違反した者の入札６．契約書等作成の要否 要７．落札者の決定方法８．その他中に当機構ホームページにおいて掲載する。 以上 公告する。 上記問い合わせ先宛てに質問書を提出すること。なお、質問に対する回答は令和8年 3月 18日 (水)(5)その他、詳細については、入札説明書によるため、必ず上記２．(2)により、入札説明書の交付を受けること。 (1)この入札に参加を希望する者は、入札書の提出時に、当機構が別に指定する暴力団等に該当しない旨の誓約書を提出しなければならない。 (2)前項の誓約書を提出せず、又は虚偽の誓約をし、若しくは誓約書に反することとなったときは、当該者の入札を無効とするものとする。 (3)(4)本入札に関して質問がある場合には 令和 8年 3月 13日 (金) 17:00までに(2)(1)技術審査に合格し、予定価格の制限の範囲内で、最低価格をもって有効な入札を行った入札者を落札者とする。 (最低価格落札方式)(2)落札決定に当っては、入札書に記載した金額に当該金額の10パーセントに相当する額を加算した金額(当該金額に1円未満の端数があるときは、その端数を切り捨てた金額とする)をもって落札価格とするので、入札者は、消費税に係る課税事業者であるか免税事業者であるかを問わず、見積もった金額の110分の100に相当する金額を入札書に記載すること。 (2)国立研究開発法人量子科学技術研究開発機構 契約事務取扱細則第11条第１項の規定に該当しない者であること。 (3)(4)(5)(1)当機構の定める契約書(契約金額が500万円以上の場合)もしくは請書(契約金額が500万円未満の場合)を作成するものとする。 (1)国立研究開発法人量子科学技術研究開発機構 契約事務取扱細則第10条の規定に該当しない者であること。ただし、未成年者、被保佐人又は被補助人であって、契約締結のために必要な同意を得ている者についてはこの限りでない。 本公告は、令和8年度予算の補助事業のため、契約締結は補助金の交付決定を前提とする。 1仕 様 書1．件名入射同期トリガ信号発生機器の購入2．目的本件は、国立研究開発法人量子科学技術研究開発機構(以下「QST」という。)が、官民地域パートナーシップにより運用する3GeV高輝度放射光施設(NanoTerasu)において、同期RF信号発生器、入射トリガタイミング同期RTM、トリガレベル変換器を購入するものである。3．仕様・キャンドックス製 同期RF信号発生器 85SG238C01 1台 (相当品可)・キャンドックス製 入射トリガタイミング同期RTM 72TSR508B01 １台 (相当品可)・キャンドックス製 トリガレベル変換器 84TR03C ３台(相当品可)4. 詳細仕様4.１ 同期RF信号発生器 85SG238C014.1.1 大きさ① 外観参考図を図１に示す② 幅 19インチラック幅③ 高さ 1Uから3Uサイズ④ 奥行き 550 mm±10 mm (ハンドル部を除く)4.1.2重さ10 g以下4.1.3回路の概要(1) 回路の入出力及び内部構成の概略参考図を図2に示す。(2) 508.76 MHzのRF入力信号をIQ変調で位相調整する。位相調整前の信号を2出力、位相調整後の信号をそれぞれ2出力する。(3) (2)の周波数をM1/N1(初期値356/761)倍し238 MHzのＲＦ信号を発生させる。(4) (3)の238 MHzの信号に対して位相制御を行い、4出力する。2(5) (4)の信号をN2(初期値356)分周し、入射可能タイミング信号(M2によりタイミング設定可能)を2出力する。(6) 初期化(スイッチ/トリガー/Ethernet)により(5)のパルスの立ち上がりでのタイミングで(2)の508.76 MHzのRF信号の位相及び(4)の238 MHzのＲＦ信号の位相が一定値となるようにする。(7) 508.76 MHzのRF信号をN3(初期値592)分周し任意のアドレス(M3)のタイミング信号を2出力する。(8) Ethernetを使って、分数に用いる整数M1,N1,M2,N2,M3,N3、位相設定Φ1,Φ2、同期リセットを制御する。またこれらの設定値及び238 MHzのPLLのLock状態を出力する。(9) 238 MHzのPLLのLock状態をLED(Lock時 緑色LED)にて表示する。フロントパネル側リアパネル側図１ 外観参考図(参考)3図２ 回路構成図(参考)4.1.4 入出力信号入力信号1信号の種類･個数 RF信号･1個周波数 fin=508.759 MHz ± 50 kHzレベル 0 dBm± 3 dBmコネクタ SMA入力信号2信号の種類･個数 リセット信号･１個レベル LVTTLコネクタ LEMO出力信号１信号の種類･個数 RF信号･4個周波数 238.000 MHz± 2.4 kHz (f= fin･M1/N1, M1=356, N1=761)レベル 0 dBm± 1 dBm4コネクタ SMA出力信号2信号の種類･個数 入射可能タイミング信号･2個周波数 0.66854 MHz (f=fin*M1/N1/N2, M1=356, N1=761, N2=356)出力タイミングの調整 M2(1-308)の値によりリモート調整可能レベル LVTTLコネクタ LEMO出力信号3信号の種類･個数 アドレス同期信号･2個周波数 0.85939 MHz (f=fin/N3, N3=592)出力タイミングの調整 M4(1-592)の値によりリモート調整可能レベル LVTTLコネクタ LEMO出力信号4信号の種類･個数 RF信号･2個周波数 fin=508.759 MHz ± 5 kHz (f= fin)レベル 0 dBm± 3 dBmIQ位相制御を行う前の信号であること。コネクタ SMA出力信号5信号の種類･個数 RF信号･2個周波数 fin=508.759 MHz ± 5 kHz (f= fin)レベル 0 dBm± 3 dBmIQ位相制御を行った後の信号であること。コネクタ SMA制御信号信号の種類･個数 イーサネット/TCP-IP･１個コネクタ RJ-4554.1.5 入出力信号の特性出力信号１位相ノイズoffset 10 Hz -90 dBc/Hz (目標値)offset 10 kHz -120 dBc/Hz (目標値)offset 10 MHz -145 dBc/Hz (目標値)入力信号にRohde&Schwarz SMA100A (SMA-B22 option付き)を使用したときの値。出力の位相ノイズは入力の位相ノイズに依存するため、目標値とする。出力変動 ±0.1 dBm (rms) /1h 以内出力信号4，5位相ノイズoffset 10 Hz -80 dBc/Hz (目標値)offset 10 kHz -105 dBc/Hz (目標値)offset 10 MHz -140 dBc/Hz (目標値)入力信号にRohde&Schwarz SMA100 A (SMA-B22 option付き)を使用したときの値。出力の位相ノイズは入力の位相ノイズに依存するため、目標値とする。出力変動 ±0.1 dBm (rms) /1h 以内信号の種類･個数 イーサネット/TCP-IP･１個コネクタ RJ-454.1.6 分数分周逓倍1. 出力信号１は入力信号１の周波数約508.759 MHzに対して、周波数を356 / 761倍したおよそ238 MHzのＲＦ信号をPLL又はDDS回路を用いて出力すること。2. シンセサイザー発振器を用いて356/761の近似小数値倍の信号を出力することは誤差が加速器の同期ずれの原因となるのでおこなってはいけない。4.1.7 制御1. Ethernetを使って、分数に用いる整数値M1,N1,M2,N2,M3,N3、位相設定値Φ1,Φ2、同期リセットを設定する。2. これらの設定値及び238 MHzのPLLのLock状態を出力する。64.1.8 試験完成後、工場にて以下の試験を行い、試験検査成績書を提出すること。また、取得した試験データについても参考データとして提出すること。外観、寸法試験有害なキズ、変形、塗装のハガレなどがないことを確認すること。各部の寸法を確認すること。性能試験出力信号1から5の出力波形をオシロスコープ等で確認すること。出力信号1，4，5の出力レベル及びその8時間安定度を測定し、本仕様を満たしているか確認すること。出力信号１，4，5の周波数及びその8時間安定度を測定し、本仕様を満たしているか確認すること。出力信号１，4，5の位相ノイズ(offset 10 Hzから10 MHz)を測定し、本仕様を満たしているか確認すること。リセット後の出力信号1，2，3の出力波形を1画面で取得(オシロスコープを信号2でトリガーをかけて取得する。)し、リセット後に出力信号2のタイミングで信号1と信号3の位相が変わらないことを確認すること。４.２ 入射トリガタイミング同期RTM 72TSR508B014.2.1 大きさ幅 MTCA.4 RTM規格 ミッド幅高さ MTCA.4 RTM規格 フル高さ4.2.2 回路の概要NanoTerasuの線型加速器(Li)では238 MHz、476 MHz、2856 MHz、5712 MHzの加速空胴で3 GeVまで電子ビームを加速する。この加速器のタイミング基準となるマスタートリガ信号は蓄積リングの低電力高周波制御室から各加速ユニットに対して配信される。 一方で次世代放射光施設の蓄積リング(SR)にはfsr = 508.76 MHzのSRマスターオシレータ信号で規定される電子ビームの時間的安定領域(バケット)がh = 592個ある。 Li から SR にビームを入射するためには、狙ったバケットに合わせたタイミングとなるように、Liのマスタートリガ信号のタイミングを調整する必要がある。NanoTerasu の Li の周波数(fli = 238 MHz)は、SR の周波数の有理数倍(508.76MHz*356/761)とする。この場合、Liの出射タイミングとSRのバケットタイミングが合致するタイミングが有限の時間内に発生する。この原理に基づく同期システムを構築す7るために、ロジック信号処理回路を調達する。このモジュールで実施する同期プロセスについて述べる。同期プロセスでは入射アドレス、SRマスターオシレータ信号を受けて、Liマスタートリガの出力タイミングの調整を行う。SR入射アドレス、Liマスタートリガとマスターオシレータ信号などとのタイミング概念図を参考図３に示す。線型加速器はパルス電源の出力電圧安定度を高めるために商用AC50 Hzとの同期を取る。SRの入射アドレスに対応するタイミングは、SR周回周波数(frev=508.76 MHz/592 = 859 kHz)毎に現れる。参考図３：SR入射アドレス(859 kHz間隔)とLiマスタートリガタイミングとの時間関係。このとき、Tsync = 761/fsr の周期でLiとSRのタイミングが合致する。TsyncのN倍の時間だけ待つと、SR のタイミングは 761*N を 592 で割ったときの剰余 M＝mod(761*N,592)のアドレス分ずれる。M=1となる最初のNは585である。つまり、585*Tsyncだけ待つと前のアドレスから１つずれたタイミングとなる。従って、アドレス M に入射を行いたい場合には、Tsync *L = Tsync *mod(585*M,592)だけ待てば良い。回路の構成概念図を参考図４に示す。8参考図４：同期回路概念図。本仕様書では、参考図2に示した同期回路の調達について規定する。ロジックの構成はField Programable Gate Array (FPGA)などを用いること。この回路の基板実装において、クロックの切り替え時にジッタが発生しないように、高速クロック信号の配線は可能な限り差動パターンを使用すること。ジッタの小さい素子を使用すること。 MicroTCA.4規格Advanced Mezzanine Card (AMC)の高速デジタイザと組み合わせるため、本回路はMTCA.4規格のRear Transition Module (RTM)に準拠したものとすること。AMCから行うRTMの制御は、Zone3コネクタ経由でI２C規格の通信で行うこと。4.2.3 機能の概要MicroTCA.4規格 同期用ロジック回路は、以下の機能を持つ。(1) SR高周波基準信号fsrを1/hに分周する。分周器はSR周回信号に同期した入射要求信号でリセットする。(2) 上記の(1)信号をスタート信号として、fsr をクロックとしてMクロック遅延した信号を出力する。(3)SR高周波基準信号fsrを1/aに分周する。9分周器はSR周回信号に同期した入射要求信号でリセットする。(4)上記の(3)信号について1/hに分周する。(5)上記の(4)信号をスタート信号として(3)信号をクロックとしてLクロック遅延した信号を出力する。(6) AC50Hzを32bitでカウントアップする。(7) AC50Hz信号を1/pに分周した信号を上記(5)の信号でタイミングを叩き直した信号を出力する。(8) AC50Hzのカウント値が指定した値と一致したときに、出射信号として(7)の信号を出力する。4.2.4 入力信号(1) SRマスターオシレータ信号① 周波数：508.76 MHz(基準値：±50 kHz内で変化する場合あり)② 信号レベル：0 dBm③ コネクタ：SMA-F④ インピーダンス：50 Ω⑤ VSWR：1.2以下(2) 商用電源50 Hz① 周波数：50 Hz② 信号レベル：0 dBm③ コネクタ：MMCX④ インピーダンス：50 Ω(3) ハーモニクス数(h=592)設定信号① 変更頻度：初期設定のみ② I2C経由で設定、読み取れること 16 bit(4) バケットアドレス(M>=0, M=1, p<=512)設定信号① 変更頻度：初期設定のみ10② I2C経由で設定、読み取れること 8 bit(8) AC50 Hzカウンタ(count)設定信号① 変更頻度：必要時のみ② I2C経由で設定、読み取れること 32 bit(9) AC50 Hzカウンタリセット 設定信号① 変更頻度：必要時のみ (8)で設定した値をカウンタに書き込む② I2C経由で設定、読み取れること 1 bit(10) 入射カウント値(injection set count)設定信号① 変更頻度：10 Hz以下② I2C経由で設定、読み取れること 32 bit4.2.5 出力信号(1) 同期回路から外部に出力される信号は以下のとおりである。信号レベル：LVTTLコネクタ： MMCX又はSMASR周回アドレス0信号周波数：SR マスターオシレータ信号/h。hは8～4096の整数とする。通常は592で使用する。設定した時間幅のパルス信号を出力できること。SR マスターオシレータ信号をhで分周した信号を出力すること。分周の値hはI2C経由で変更可能なこと。SR周回遅延信号周波数：SRマスターオシレータ信号/h設定した時間幅のパルス信号を出力できること。SR周回アドレス0信号に対してSRマスターオシレータ信号の周期を単位としてI2Cで設定した M クロックに対応する遅延時間を与えた信号を出力すること。遅延の値Mは0～h-1の整数とする。Li-SR同期周回アドレス0信号周波数：SR マスターオシレータ信号/a/h。a は 8～4096 の整数とする。通常は 761で使用する。設定した時間幅のパルス信号を出力できること。SRマスターオシレータ信号をa*hで分周した信号を出力すること。分周の値aはI2C経由で変更可能なこと。Li-SR同期周回遅延信号周波数：SRマスターオシレータ信号/a/h設定した時間幅のパルス信号を出力できること。11上記(3)で生成した信号をスタートとして、SR マスターオシレータ信号を a で分周した周期を単位としてL=mod(J*M,h)クロックに対応する遅延時間を与えた信号を出力すること。遅延の値Lは0～h-1の整数とする。Liマスタートリガ出力信号周波数：50 Hz/p設定した時間幅のパルス信号を出力できること。D フリップフロップICなどを用いてSRマスターオシレータ信号で再同期した信号を出力すること。出射出力信号周波数：10 Hz以下AC50Hzカウント信号I2C経由で読み取れること 32 bitAMC との接続コネクタ： Zone 3 ZDコネクタピン配置： MicroTCA.4 Class A1.1準拠状態監視、制御① IPMIによる状態監視・制御ができること。② 温度・電源などが監視できること。③ 上記の制御を正常に行えることを確認するためのソフトウェアを作成すること。4.2.6 試験、検査外観、寸法、重量： 仕様値を満足していることを確認し、試験検査成績書にまとめ提出すること。・SR周回出力信号ジッター: SRマスターオシレータ信号に対して時間ジッタの rms 値が10 ps 以下(目標3 ps以下)であること。・Liマスタートリガ信号ジッター：別途供給されるfLi=fsr*356/761の周波数に対応する線型加速器の低雑音基準信号に対して時間ジッタのrms値が10ps以下(目標3 ps以下)であること。・SR入射要求信号ジッター:SR マスタートリガ信号に対して時間ジッタの rms 値が 100 ps以下(目標 10ps以下)であること。・SR周回アドレス0信号分周比設定した分周比N(Nは整数)の出力信号が出ることを確認すること。12ジッターSRマスターオシレータ信号に対して時間ジッタのrms値が10 ps以下(目標3 ps以下)であること。・SR周回遅延信号① 遅延量508.76 MHzテスト信号を１周期とする単位の時間で設定した時間遅延量M(Mは整数)の信号が出力されることを確認すること。② ジッタSRマスターオシレータ信号に対して時間ジッタのrms値が50 ps以下(目標10 ps以下)であること。・電源からの消費電力の計測を行うこと。4.2.7 試験用ソフトウェア遠隔制御に関して、以下のことを確認するための試験用ソフトウェアを作成すること。① 入射要求を遠隔から与え正しく動作することを確認すること。② 周回出力の分周比の設定ができること。③ 周回出力の遅延量の設定ができること。4.3 トリガレベル変換器の詳細仕様 84TR03CMicroTCA.4のタイミングモジュールと組み合わせ、外部機器へタイミング信号を伝送するためのデジタル信号のレベル変換器である。構造： 19インチラックマウント型トリガモジュールとの入出力: VHDCI-68集合コネクタx 1 (前面パネル)前面パネル トリガ入力: LEMO (LVTTL) x 8前面パネル トリガ出力: LEMO (LVTTL) x 16前面パネル クロック出力: SMA (50Ω LVTTL) x 8前面パネル 入力信号モニタ出力: LEMO (LVTTL) x 16前面パネル 入出力モニタLED: 入力 x 16, 出力 x 16背面パネル トリガ入出力: M12 X-code 4-pair (M-LVDS) x 8信号系統集合コネクタと前面・背面の入出力の間をFPGAで接続すること。FPGA内のFan Out 及び Cross-point Switch で信号系統を制御すること。信号バッファ・ドライバ各入出力とFPGAの間に適切なバッファ・ドライバを入れること。13レベル変換器でのジッタ増加を最小限に抑えられるよう注意深く設計すること。 4.3.1 トリガモジュールとの入出力コネクタ： 68ピン VHDCI-68 Receptacle (前面パネル)個数： 1信号レベル： LVDSインピーダンス： 差動平衡100 Ω(公称)入力信号： IN 1-1 〜 1-8、および、IN 2-1 ～ 2-8出力信号： OUT 1-1 〜 1-8、および、OUT 2-1 ～ 2-84.3.2 前面パネル トリガ入力コネクタ： LEMOコネクタ信号レベル： LVTTLインピーダンス： 1 kΩ程度信号名： IN 1-5 ～ 1-8、および、IN 2-5 ～ 2-8の8信号。4.3.3 前面パネル トリガ出力コネクタ： 同軸LEMOコネクタ信号レベル： LVTTLインピーダンス： 1 kΩ程度信号名： OUT 1-1 〜 1-8、および、OUT 2-1 ～ 2-8の16信号、各1個を出力。表示： 各信号にLED表示を設けること。(点灯時間100 ms程度)4.3.4 前面パネル クロック出力コネクタ： SMA-Jack信号レベル： LVTTLインピーダンス： 50 Ω(公称)信号名： CLOCK 1 ～ 8の8信号。4.3.5 前面パネル 入力信号のモニタ出力コネクタ： 同軸LEMOコネクタ信号レベル： LVTTLインピーダンス： 1 kΩ程度信号名： IN 1-1 ～ 1-8、および、IN 2-1 ～ 2-8の16信号。表示： 各信号にLED表示を設けること。(点灯時間100 ms程度)144.3.6 背面パネル 信号入出力入出力規格コネクタ： M12 X-CodeコネクタX-Code (8ピン) 1/10 Gbpsイーサネット用のものを使用し、ねじ式とすること。IEC 61076-2-109 準拠のこと。コネクタ名： CN 1 ～ CN 8の8個。信号レベル： M-LVDSインピーダンス： 差動平衡100 Ω(公称)4.3.7 信号レベル変換トリガモジュールからのLVDS信号入力を高速・低ジッタのバッファで受けてFPGAに入力すること。トリガモジュールへの信号は、FPGAからの信号を高速・低ジッタのLVDSドライバで受けて出力すること。前面パネルからのLVTTL入力信号を高速・低ジッタのバッファで受けてFPGAに入力すること。前面パネルへのトリガ信号出力は、FPGAからの信号を高速・低ジッタのLVTTLドライバで受けて出力すること。前面パネルへのクロック信号出力は、FPGAからの信号を高速・低ジッタの50Ω LVTTLドライバで受けて出力すること。背面パネルのM-LVDSトリガ入出力とFPGAの間を高速・低ジッタのM-LVDS Receiver /Driverで接続して入出力すること。M-LVDSの入出力切り替えはFPGAから制御できること。4.3.8 外観・構造前面・背面パネルの外観参考図5に示す。前面パネル・背面パネルは別途指示する色で塗装すること。前面パネル、及び、背面パネルの文字･図の表示は彫刻/スクリーン印刷を行うこと。寸法: EIA 19インチラックマウント ２U、奥行き500 mm程度重量: 20 kg以下15参考図5: トリガレベル変換回路 外観参考図4.3.9 電源使用電圧： AC 100 V / 200 V入力電力： 100 VA以下付属品： 抜け防止ACケーブル (IEC C13 lock plus)電源スイッチ： フロントパネルに設ける。電源表示： LED(緑)で状態を表示する。4.3.10 試験･検査以下の試験･検査結果を行い、試験検査成績書に結果を記載すること。外観・寸法検査寸法が規格の範囲内であること。外観に顕著な傷がないこと。機能検査トリガ入力が適切に認識され、トリガ出力に適切な信号が出るか確認すること。入出力が正しく対応しているか確認すること。トリガ入出力のLED表示が適切であるか確認すること。性能検査トリガ出力: パルス幅100 nsの入力信号を入れたときの出力波形をオシスコープで取得すること。クロック出力: 100 MHz のクロックを入れたときの出力波形をオシロスコープで取得すること。各信号経路の入力-出力間の遅延時間とタイミングジッタを測定すること。16トリガ出力・クロック出力とも、信号レベル、立ち上がり・立ち下がり時間、遅延時間、タイミングジッタが仕様を満たしているか確認すること。5.提出図書完成図、試験検査成績書、取扱説明書を１つにまとめたA4サイズのファイルを完成図書として提出すること。また電子データとしても提出すること。6.納期令和９年２月２６日(金)7. 納入場所宮城県仙台市青葉区荒巻字青葉468-1NanoTerasuユーザーズオフィス 持ち込み渡し8. 検査条件第7項に示す納入場所に納入後、員数検査、外観検査の合格をもって検査合格とする。9. 契約不適合責任契約不適合責任については、契約条項のとおりとする10. グリーン購入法の推進(１)本契約において、グリーン購入法(国等による環境物品等の調達の推進等に関する法律)に適合する環境物品(事務用品、ＯＡ機器等)の採用が可能な場合は、これを採用するものとする。(２)本仕様に定める提出図書(納入印刷物)については、グリーン購入法の基本方針に定める「紙類」の基準を満たしたものであること。11. 協議本仕様書に記載されている事項及び本仕様書に記載のない事項について疑義が生じた場合は、QSTと協議のうえ、その決定に従うものとする｡(要求者)部課室名： NanoTerasuセンター高輝度放射光研究開発部 加速器グループ氏 名： 上島 考太